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基于7nm FinFET工艺的新思科技Die-to-Die PHY IP核加速云计算片上系统设计
前言：
DesignWare Die-to-Die PHY支持在大型、多芯片模块设计中实现超短距离连接
2019年12月3日--新思科技（Synopsys, Inc.，纳斯达克股票代码：SNPS）近日宣布，推出用于超大规模数据中心、人工智能和网络设计的多芯片模块(MCM)超短距离连接的DesignWare® Die-to-Die PHY IP核。DesignWare Die-to-Die PHY IP核支持从2.5G到112G数据速率的NRZ和PAM-4信令，为大型MCM设计提供最大的每芯片边缘吞吐量。为了提高片上系统(SoC)产量，Die-to-Die PHY允许将大型芯片分割成较小的芯片，同时为功率、单位IO宽度、延迟或传输距离的带宽提供了权衡。作为新思科技全面云计算IP核解决方案的最新补充，DesignWare Die-to-Die PHY由经流片验证的112G/56G以太网、HBM 2/2e、DDR 5/4和PCI Express 5.0控制器、PHY和验证IP核组成。
新思科技为设计者提供了全面的布线可行性分析、封装基板指南、信号和电源完整性模型以及串扰分析，以便将DesignWare Die-to-Die PHY快速集成到片上系统中。X16通道配置中的半双工发射器和接收器为高吞吐量的die-to-die连接提供每毫米每秒1.8TB的单向带宽。为了满足先进FinFET工艺中片上系统的功率要求，Die-to-Die PHY为超低功耗die-to-die和die-to-optical的引擎连接提供不到1 pJ/bit的功耗。DesignWare Die-to-Die PHY IP核符合OIF CEI-112G和CEI-56G 超短距离(USR)和超短程(XSR)连接标准。
新思科技解决方案事业部营销副总裁John Koeter表示：“用于高端数据中心和网络应用的先进片上系统正在接近最大的晶片尺寸限制，这就要求设计者将片上系统划分为较小的模块化芯片。具有领先功耗、性能和面积的DesignWare Die-to-Die PHY IP核使我们的用户能够满足其在设计最先进FinFET工艺方面的短距离连接需求，并迅速向市场提供与众不同的差异化产品。”
可用性
7nm FinFET工艺的DesignWare Die-to-Die PHY IP核的硅设计工具包现已推出。
DesignWare IP核简介
新思科技是面向芯片设计提供高质量硅验证IP核解决方案的领先供应商。DesignWare IP核组合包括逻辑库、嵌入式存储器、嵌入式测试、模拟IP、有线和无线接口IP、安全IP、嵌入式处理器和子系统。为了加速原型设计、软件开发以及将IP整合进芯片，新思科技IP Accelerated计划提供IP原型设计套件、IP软件开发套件和IP子系统。新思科技对IP核质量的广泛投资、全面的技术支持以及强大的IP开发方法使设计人员能够降低整合风险，并加快上市时间。垂询DesignWare IP核详情，请访问https://www.synopsys.com/designware。
新思科技简介
新思科技（Synopsys, Inc. , 纳斯达克股票代码：SNPS）是众多创新型公司的 Silicon to Software™（“芯片到软件”）合作伙伴，这些公司致力于开发我们日常所依赖的电子产品和软件应用。作为全球第 15 大软件公司，新思科技长期以来一直是电子设计自动化（EDA）和半导体IP领域的全球领导者，并且在软件安全和质量解决方案方面也发挥着越来越大的领导作用。无论您是创建高级半导体的片上系统（SoC）设计人员，还是编写需要最高安全性和质量的应用程序的软件开发人员，新思科技都能够提供您所需要的解决方案，帮助您推出创新性的、高质量的、安全的产品。有关更多信息，请访问 www.synopsys.com。
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